[Tin tức] Phá vỡ “bức tường bộ nhớ”: Cấu trúc HBM và kỷ nguyên HBM4 trong AI
Khi kỷ nguyên HBM4 đang đến gần và hai “ông lớn” SK hynix cùng Micron chuẩn bị tăng tốc sản xuất từ cuối năm 2025 đến 2026, đây là thời điểm lý tưởng để tìm hiểu cách HBM (High Bandwidth Memory – bộ nhớ băng thông cao) được xây dựng, những ưu điểm then chốt, công nghệ liên quan, và lý do vì sao chi phí sản xuất của nó lại cao đến vậy.
Bên trong HBM: Cấu trúc và lợi ích chính
Khi các mô hình AI ngày càng phức tạp – vừa phải đảm nhận huấn luyện chuyên sâu, vừa phục vụ suy luận thời gian thực – nhu cầu về bộ nhớ có dung lượng lớn, tốc độ cao và hiệu suất tốt trở nên cấp thiết. SRAM có tốc độ cao nhưng dung lượng nhỏ, còn DRAM thông thường có dung lượng lớn nhưng băng thông hạn chế. HBM xuất hiện như điểm cân bằng hoàn hảo giữa hai yếu tố đó.
HBM có kiến trúc đặc biệt với nhiều chip DRAM xếp chồng lên nhau trên một chip logic (base die), được kết nối bằng hàng nghìn vi kênh song song. Toàn bộ khối này liên kết với GPU hoặc xPU thông qua lớp đệm silicon (silicon interposer) trên bo mạch.
Nhờ thiết kế này, HBM mang lại hai ưu điểm nổi bật: hiệu quả năng lượng cao (đường truyền dữ liệu ngắn giúp tiết kiệm điện năng) và băng thông khổng lồ.
Ví dụ: HBM4 tiêu thụ ít hơn khoảng 40–50% năng lượng so với DDR4 để đạt cùng băng thông. Trong khi DDR4 chỉ đạt khoảng 25,6 GB/s, một stack HBM4 có thể đạt trên 1 TB/s – mức cần thiết cho các tác vụ AI quy mô lớn.
Phá vỡ “Memory Wall”: Vì sao HBM trở thành chìa khóa thời đại AI
Trong kỷ nguyên AI tạo sinh, việc huấn luyện một mô hình như ChatGPT đòi hỏi hàng chục nghìn GPU hoạt động song song. Tuy nhiên, trong khi sức mạnh xử lý GPU tăng 60.000 lần trong 20 năm qua, thì băng thông DRAM chỉ tăng khoảng 100 lần – tạo nên “bức tường bộ nhớ” (memory wall).
HBM được sinh ra để phá vỡ giới hạn này với cấu trúc xếp chồng theo chiều dọc, mỗi lớp DRAM dày chỉ 30–50 µm và kết nối qua TSV (Through-Silicon Via) cùng microbump. Thiết kế này cho phép truyền dữ liệu qua hàng nghìn kênh tốc độ cao cùng lúc, vượt xa mọi loại bộ nhớ DDR truyền thống.
Cái giá của đổi mới: Thách thức kỹ thuật và chi phí sản xuất
Theo TrendForce, HBM3e đã có giá cao hơn khoảng 20% so với thế hệ trước, trong khi HBM4 dự kiến sẽ tăng thêm 30% do cấu trúc phức tạp hơn và số lượng I/O tăng mạnh.
Ngoài ra, việc xếp chồng nhiều lớp (12–16 lớp) khiến quy trình TSV trở thành điểm nghẽn chính về năng suất.
Để khắc phục, SK hynix sử dụng công nghệ MR-MUF (Mass Reflow Molded Underfill) – giúp kết nối và lấp khe bảo vệ trong một bước duy nhất, tăng độ bền và dẫn nhiệt gấp đôi so với phương pháp TC-NCF mà Samsung và Micron đang dùng.
Trong khi đó, hybrid bonding – công nghệ kết nối chip trực tiếp không cần bump – được xem là bước tiến cho HBM4 (16 lớp) và chắc chắn sẽ áp dụng trong thế hệ HBM5 (20 lớp).
HBM4 Base Die: Lý do các hãng nhớ phải hợp tác với Foundry
Một thách thức khác nằm ở logic die, nền tảng chứa hơn 2.000 điểm kết nối với khoảng cách chỉ 6–9 µm – mỏng hơn sợi tóc người tới 100 lần.
Do đó, các hãng như SK hynix và Micron phải hợp tác với các foundry hàng đầu như TSMC, nơi sở hữu quy trình N5 và N12FFC+.
Công nghệ này cho phép xây dựng stack 12 lớp (48GB) hoặc 16 lớp (64GB) với băng thông vượt 2 TB/s, đồng thời hỗ trợ bonding trực tiếp giữa DRAM và chip logic.
Thị trường HBM vẫn là “sân chơi độc quyền”
Theo TrendForce, SK hynix sẽ dẫn đầu thị phần HBM năm 2025 với 59%, trong khi Samsung và Micron mỗi hãng chiếm khoảng 20%.
Ở phía khách hàng, NVIDIA và AMD tiếp tục là hai động lực chính. Rubin GPU của NVIDIA và dòng MI400 của AMD – cả hai đều được kỳ vọng tích hợp HBM4 – sẽ định hình thế hệ tăng tốc AI tiếp theo.
HBM4 sẽ có gấp đôi số kênh I/O (2.048 so với 1.024 của HBM3), đạt tốc độ truyền dữ liệu hơn 8,0 Gbps, đồng thời duy trì độ dày gói 775 µm cho cả cấu hình 12 và 16 lớp.
Tóm lại, HBM4 không chỉ là bước tiến về tốc độ mà còn là biểu tượng cho cuộc đua công nghệ giữa các nhà sản xuất bộ nhớ và foundry hàng đầu thế giới, nơi mà hiệu năng, chi phí và độ chính xác ở cấp micromet quyết định ai sẽ thống trị kỷ nguyên AI sắp tới.
